The MOSFET transistor 발명 - (1959.12.20)

 

 Bell Labs의 Mohamed M. Atalla와 Dawon Kahng(강대원)에 의해 MOSFET이 발명되었습니다. MOSFET은 오늘날 반도체를 이루는 기본소자입니다.

 

 

 MOSFET은 Metal-Oxide-Semiconductor Field-Effect Transistor의 약자이며 실리콘 위에 금속 층으로 만들어져 있습니다. 전압이 가해지면 실리콘이 도체가됩니다.

 

 여기서, 강대원 박사님... 한국 사람 맞습니다!!!

강대원 박사님은,

 

강대원 박사, 1931.5.4 ~ 1992.5.13 (위키백과)

학력

• 1955 서울대학교 문리과대학 이학사(물리학)
• 1956 미국 오하이오주립대학 대학원 이학석사(물리학)
• 1959 미국 오하이오주립대학 대학원 이학박사(물리학)

주요경력

• 1959 ~ 1988 미국 벨전화연구소 연구원
• 1988 ~ 1992 미국 NEC연구소 초대 소장
• 1988 국제전기전자공학자협회(IEEE) 펠로우
• 한국물리학회 종신회원, LG전자 고문

 2009 미국 특허청 산하 발명가명예의전당에 헌액 되실만큼 우리나라에서보다 미국에서 더 유명하신 분이십니다. 이런 분이 계시기에 우리나라 반도체 산업이 세계를 주름잡을 수 있지 않을까요? 존경스럽습니다. 빨리 돌아가신 것이 너무 아쉬울따름이네요..

 

 강대원 박사님의 발명은 M. M. ATALLA라는 이집트계 미국과학기술자의 발명을 선출원으로 하여 우선권주장출원을 한 것입니다. 우선권주장출원은 개량발명을 보호, 장려하기 위한 취지의 특허법 규정으로 나중에 출원한 것이라도 선출원한 발명의 출원일에 발명한 것으로 인정하여 주는 제도입니다. (특허는 누가 더 빨리 출원하느냐에 따라 먼저 권리를 가지므로, 출원일이 매우 중요합니다.)

 

먼저, 1960년 3월 8일에 선출원된 (US 3,206,670, Semiconductor devices having dielectric coatings)

입니다.

 

US3206670.pdf

0.81MB

 

 

 이 부분에 대한 발명의 설명은 다음과 같습니다.

 

In FIG. 1, the major portion 12 of device 10 is a disk shaped body of N-type semiconductor material. Minority carrier source 11, typically a forward biased P-type emitter, is connected to a major surface 13 of portion 12 in accordance with techniques well known in the art and specifically described, for example, in Patent No. 2,695,- 852, issued November 30, 1954, to M. Sparks. PN junction 14 appears along the interface between the P and N- type conductivity region. The opposing major surface 19 of the major portion 12 is shown dimpled over a minor area of the surface to reduce the cross sectional area of portion 12 proximate the minority carrier source 11. Oxide coating 23 is grown on this dimpled surface 19 and assumes the contour of the surface. Electrode 24 is a washer-shaped substantially ohmic contact deposited on the surface 13 opposite the oxide coating and substantially ohmic contact 25 is connected to the minority carrier source 11. Lead 26(27의 오타?) is connected to oxide coating 23 at the dimple.

 

* 청구항을 살펴보면, (독립청구항 1, 2, 4, 5, 종속청구항 3, 6) - 특허는 청구항1이 가장 중요합니다. 일반적 영어 문법과 특허 영어 문법은 다소 차이가 있습니다.

 

1. A SOLID STATE DEVICE COMPRISING A BODY HAVING A FIRST AND A SECOND REGION IN INTIMATE CONTACT ALONG A MUTUAL INTERFACE,

   SAID FIRST REGION COMPRISING SILICON SEMICONDUCTOR MATERIAL,

   SAID SECOND REGION COMPRISNG A THERMALLY GROWN OXIDE OF SAID SILICON SEMICONDUCTOR MATERIAL,

   SAID FIRST REGION INCLUDING A PN JUCTION, SAID JUNCTION EXTENDING INWARDLY INTO SAID FIRST REGION,

   MEANS FOR IMPRESSING A VOLTAGE TO PRODUCE AN ELECTRIC FIELD ACROSS SAID SECOND REGION ENCOMPASSING SAID TWO REGIONS, SAID MEANS BEING SPATIALLY REMOVED TO ONE SIDE OF THE EXTENSION OF THE PLANE OF SAID JUNCTION THROUGH SAID SECOND REGION AND

   MEANS FOR REVERSE BIASING SAID PN JUNCTION.

 

이를 해석하면,

 

1. 상호 경계면를 따라 밀접하게 접촉하는 제 1 및 제 2 영역을 갖는 본체(body)를 포함하고,

 

    상기 제 1 영역은 실리콘 반도체 물질을 포함하고,

    상기 제 2 영역은 상기 실리콘 반도체 물질의 열 성장 산화물을 포함하고,

    상기 제 1 영역은 장치 PN 접합 포함하고, 상기 PN 접합은 상기 제 1 영역 내로 안쪽으로 연장되고,

 

    상기 두 영역을 포함하고, 상기 제 2 영역을 통해 전기장을 생성하기 위한 전압을 가하고, 상기 제2 영역 사이에서, 일측의 상기 접합면의 연장이 공간적으로 제거되는 수단 및

 

    상기 PN 접합을 역방향 바이어싱(reverse biasing)하기위한 수단.

 

 특허권의 권리행사를 강력하게 하기 위해서는, 청구항 1의 권리범위가 가장 넓어야 합니다.

 

다음, 위 출원을 기초로 한 우선권주장출원(후출원)입니다. 이것이 강대원 박사님이 발명한 것입니다.

 

US3102230.pdf

0.53MB

 

 

 Referring now to FIG. 1A in detail, device 10 comprises a semiconductor wafer 11, typically monocrystalline silicon, having dimensions of approximately .060 inch square by .010 inch thick. The bulk portion 12 of wafer 11 is of n-type conductivity with spaced p-type surface portions 13 and 14 adjacent a major surface 18 the wafer. Surface portions 13 and 14 are about .001 inch deep and are formed by well-known vapor-solid diifusion and photo-resist techniques. The portion 15 between-the two surf-ace portions 13 and 14 is approximately .003 inch wide and bounded by p-n junctions 16 and 17, respectively. Advantageously, the surface area of portions 13 and 14 is restricted to avoid excessive capacitance. In this specific example, each surface portion has a key hole appearance having extreme surface dimensions of less than .025 inch square but occupying a surface area of less than 3 l0- (inch)? The oxide coating 19 is in intimate contact with surface 18 of the wafer. The oxide is about 1000 angstrom units thick and thermally grown in accordance with the processes described in United States Patent No. 2,930,722, issued March 29, 1960 to J. R. Ligenza. These processes leave oxide coatings over the entire device. The oxide can be restricted to selected portions of the surface of the device, if so desired, by well-known masking or lapping techniques. The oxide is shown restricted in the figure primarily for clarity. An electrode 21 is deposited over the exposed surface 22 of the oxide coating 19 to extend over the region of intersection of both p-n junctions' ld and 17. Ohmic contacts 24 and 25 are aflixed to surface portions 13 and 14, respectively. A load L and a battery 27 of voltage V are connected serially between contacts 24 and 25. The battery is poled to reverse bias p-n junction 16 and forward bias p-n junction 17. A voltage source 28 providing a voltage V, is connected between electrode 21 and contact 24. In response to an accumulation of charge of one polarity on the electrode 21, a charge of opposite polarity is induced in the surface portion 23 of wafer 11.

 

청구항을 살펴보면, (독립청구항 1, 2, 3, 4, 5, 6)

 

1. IN COMBINATION, A SEMICONDUCTOR WAFER INCLUDING AT LEAST A FIRST AND THIRD REGION OF ONE CONDUCTIVITY TYPE SEPARATED BY A SECOND REGION OF THE OPPOSITE CONDUCTIVITY TYPE AND DEFINING RESPECTIVELY A FIRST AND SECOND P-N JUNCTION,

 

    SAID FIRST AND SECOND P-N JUNCTIONS INTERSECTING A MAJOR SURFACE OF THE WAFER, A DIELECTRIC COATING OVER AT LEAST SAID MAJOR SURFACE,

 

    MEANS FOR IMPRESSING A VOLTAGE ACROSS SAID FIRST AND SECOND P-N JUNCTIONS,

 

   MEANS FOR IMPRESSING AN ELECTRIC FIELD ACROSS SAID DIELECTRIC IN A DIRECTION TO ENCOMPASS BOTH SAID DIELECTRIC AND SAID SEMICONDUCTOR WAFER, SAID ELECTRIC FIELD BEING PARTICUALARLY CHARACTERIZED IN THAT IT IS RESPONSIVE TO VARIATIONS IN THE VOLTAGE ACROSS SAID FIRST AND SECOND P-N JUNCTIONS.

 

이를, 해석하면,

 

 적어도 상반되는 전도 유형의 제2 영역에 의하여 하나의 전도 유형이 분리되고, 각각 제1, 제2 PN-접합으로 정의되는 제1 및 제3 영역을 포함하는 반도체 웨이퍼로서,

 

 상기 제1 및 제2 PN 접합은, 적어도 유전체(19: oxide coating) 코팅된 상기 웨이퍼의 주표면을 가로지르고,

 상기 제1 및 제2 PN접합을 가로질러 전압을 인가하는 수단(27),

 상기 유전체(19)와 상기 반도체 웨이퍼를 모두 포함하는 방향으로 상기 유전체에 걸쳐, 특히 상기 제1 및 제2 PN접합을 가로지르는 전압의 변화에 반응하는 특성을 가지는 전기장을 인가하는 수단,

 

 을 포함하는 반도체 웨이퍼.

 

 

 

 

참고:

www.computerhistory.org/siliconengine/timeline/

Timeline | The Silicon Engine | Computer History Museum

www.computerhistory.org/siliconengine/metal-oxide-semiconductor-mos-transistor-demonstrated/

1960: Metal Oxide Semiconductor (MOS) Transistor Demonstrated | The Silicon Engine | Computer History Museum

www.computerhistory.org/siliconengine/field-effect-semiconductor-device-concepts-patented/

1926: Field Effect Semiconductor Device Concepts Patented | The Silicon Engine | Computer History Museum